Static RAM（SRAM），指的是一種具有靜止時存取功能，在不需要刷新電路的情況下依然可以保持內(nèi)部存儲數(shù)據(jù)的存儲芯片。

 一般來說有兩個主要的規(guī)格：
1. 一種是放置于單片機(jī)CPU與主存儲之間的高速緩存，有兩種規(guī)格，一種是會固定在電路主板上的高速緩存，另一種是插入電路卡槽的COAST擴(kuò)充用的高速緩存。
2. 第二種是內(nèi)置于CMOS芯片146818的電路中，內(nèi)部有128字節(jié)小容量的SRAM存儲芯片，用于存儲我們設(shè)置的配置數(shù)據(jù)，也有用于加速單片機(jī)CPU內(nèi)部數(shù)據(jù)的傳遞，從80486CPU開始，基本上CPU內(nèi)部會將SRAM設(shè)計進(jìn)去作為高速緩存，SRAM存儲芯片在讀取數(shù)據(jù)上速度比較快，不需要刷新電路，目前在市場上，價格相對其他的DRAM還是高了點(diǎn)，主要用于高要求的行業(yè)中的應(yīng)用，

基本特點(diǎn)
1.速度相對快，不需要刷新電路，可以提高整體工作效率。
2.SRAM集成度低，功耗高，相同的容量的情況下比DRAM等存儲芯片體積大，

SRAM存儲的應(yīng)用
1.CPU與主存之間的高速緩存。
2.CPU內(nèi)部的L1／L2或外部的L2高速緩存。
3.CPU外部擴(kuò)充用的COAST高速緩存。
4.CMOS 146818芯片。

       同步SRAM存儲芯片在傳統(tǒng)上的應(yīng)用是搜索引擎，用于對算法的實(shí)現(xiàn)，長時間來這也是SRAM存儲芯片在網(wǎng)絡(luò)的主要作用。跟隨著新的存儲技術(shù)的出現(xiàn)，設(shè)計者為SRAM存儲芯片找到新的應(yīng)用領(lǐng)域。
現(xiàn)在對路由器跟交換機(jī)的要求已經(jīng)不僅僅限制于FIB搜索，計數(shù)器需要對接收服務(wù)包的信息包數(shù)量進(jìn)行跟蹤，并從中獲取統(tǒng)計數(shù)據(jù)從而解決賬單編制問題，并通過統(tǒng)計來不間斷監(jiān)視網(wǎng)絡(luò)，并完成對問題的檢測及判定，并隨著每個信息包處理量的遞增，就必然采取包緩沖器來提高處理能力，除了上面提及到的以外，隨著系統(tǒng)中存儲器資源的增加，動態(tài)存儲分配也是必需的，路由器或者交換機(jī)的這些附加功能正在重新定義這網(wǎng)絡(luò)系統(tǒng)的設(shè)計。
 
具有更多新功能的網(wǎng)絡(luò)系統(tǒng)
　并隨著IPv6和VRF的快速普及，對更寬、更深、更快和更高效系統(tǒng)的需求變得更為迫切。系統(tǒng)設(shè)計者必須能以最低的成本來滿足網(wǎng)絡(luò)系統(tǒng)的所有度量標(biāo)準(zhǔn)。這時，之前的同步SRAM已經(jīng)難以滿足需求了。所以這些功能需要借助DDR或QDR SRAM等速度更快、帶寬更高的SRAM存儲芯片來實(shí)現(xiàn)。

QDR 與 DDR SRAM
　　在由瑞薩、、賽普拉斯IDT、NEC和三星公司組成的QDR協(xié)會的合作下開發(fā)出了QDR SRAM存儲芯片，目的通過把SRAM存儲芯片性能提升為原先的4倍用于滿足那些不僅需要標(biāo)準(zhǔn)ZBT或NoBL SRAM的低延遲和滿周期利用率，并還需要極大幅度提高工作頻率的系統(tǒng)對帶寬的要求。QDR SRAM存儲芯片具有單獨(dú)的讀和寫端口，設(shè)計里在每個數(shù)據(jù)引腳上以雙倍數(shù)據(jù)速率各自獨(dú)立地工作，因此能在一個時鐘周期中傳輸4個數(shù)據(jù)字，因此4倍數(shù)據(jù)速率而得名。設(shè)計上采用分離的讀/寫端口從根本尚消除了SRAM與存儲控制器之間對總線爭用的沖突，這就是傳統(tǒng)的公用I/O器件的問題所在。因此QDRII SRAM被稱呼為回波時鐘的源同步時鐘，它們與數(shù)據(jù)輸出由同一道生成。QDR SRAM采用了HSTL I/O標(biāo)準(zhǔn)，從而實(shí)現(xiàn)高速緩存操作。

      QDR SRAM主要的應(yīng)用在于面向那些需要在讀和寫操作之間進(jìn)行轉(zhuǎn)換，而DDR SRAM主主要的應(yīng)用在于面向需要進(jìn)行數(shù)據(jù)流式處理，此時，讀和寫操作之間的近期平衡為百分百的讀操作或百分百的寫操作。但在這種情況下，有一根QDR SRAM總線在百分之五十的時間里沒被使用過。同時其它總線也是可能具有不平衡的近期讀/寫比例。這是督促人們對DDR公用I/O SRAM存儲芯片開發(fā)的主要因素，在這種器件中，輸入和輸出數(shù)據(jù)端共同使用同一根總線。在從讀操作向?qū)懖僮鬓D(zhuǎn)換的過程中，需要總線轉(zhuǎn)向周期，并使得可用帶寬減少。因此，對于某些系統(tǒng)來說，這必然產(chǎn)生了比QDR架構(gòu)的平均總線利用率更優(yōu)，控制信號幾乎極少，而且又與QDR器件控制信號有些不同的地方。
 

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